ARINC 429 IP / FPGA

ARINC 429 IP / FPGA


YED / A429-R8-T8 FPGAは、ARINC 429インタフェースを必要とするアプリケーション向けに設計されています。 このFPGAは、YED / A429-R8-T4シリアルモジュールで構成され、8つのARINC 429レシーバチャネルと4つのARINC 429トランスミッタチャネルを備えています。これらのチャネルはすべてお互いに完全に独立しています。

ARINC 429 FPGAのコンポーネントは、ARINC 429トランスミッタ、レシーバ、コントロールレジスタ、およびステータスレジスタです。これらはすべて、外部メモリマップドレジスタとしてCPUにアクセス可能です。

FPGAには、ARM Cortex-M3プロセッサで使用するために構成されたメモリマップCPUインターフェイス(FSMC)が含まれています。これはSTM32F103プロセッサで完全にテストされています。 このプロセッサの詳細については、A429-STM32ページを参照してください。

FPGAデザインはVHDLで記述されコード化されており、結果は完全にシミュレートされています。 FPGAは、さまざまなトランスミッタ/レシーバの構成とパッケージ・タイプで提供されます。

ARINC 429 IP / FPGA Detail

ARINC 429トランスミッタ
各ARINC 429トランスミッタチャネルには、独自の内部128×32ビットレベルFIFOがあります。送信は、32ビットのARINC 429ワードが選択されたチャネルFIFOに書き込まれるとすぐに開始されます。 そしてFIFOが空になるまで送信が継続されます。 FIFOステータス(Empty / Full)は、FIFOステータスレジスタを読み取ることで確認できます。 FIFOがいっぱいになると、書き込まれた追加のデータは破棄されます。

FPGAは、送信ワード間に必要な4ビットインターワード・ギャップ(IWG)の自動挿入を処理します。送受信されたARINC 429ラベルはビットオーダーが自動的に反転されるますので、プログラマはこの作業を行う必要がありません。送受信パリティは自動的に処理され、ODD、EVEN、またはパリティなしの設定ができます。

ARINC 429レシーバ
ARINC 429受信機は、ARINC 429バスからデータを受信し、シリアル – パラレル変換を実行します。このプロセス間に、ギャップ(IWG)およびパリティがチェックされます。正しいパリティまたは正しいビット数を含まないデータはすべて無視されます。ノイズフィルタリングメカニズムは、受信機のロバスト性を高め、ビット復号を改善するために実装されています。

1988年、YEDはARINC 429データの受信時に自動ビットレート検出機能を組み込んだ最初の企業でした。このFPGAデザインでは、この機能も組み込まれているため、データを受信する前に受信機を低ビットレートまたは高ビットレートに設定する必要がありません。このメカニズムは、データオーバーランの発生を防止します。

送信機の場合と同様に、受信データのLabelフィールドは自動的に反転され、ユーザはこの操作を実行する必要がありません。レシーバのパリティは、奇数、偶数、またはなしに設定できます。

ARINC 429 IP / FPGA Specifications

  • 8-Channel ARINC 429 Receiver.
  • 8-Channel ARINC 429 Transmitter.
  • 128×32 deep internal Transmit FIFO per channel.
  • Separate channels for ARINC 429 Tx and Rx.
  • Programmable Tx bit rate per channel (12.5/100 kHz).
  • Programmable parity: Even, Odd or No-parity.
  • Optimised for interface to Cortex-M3 32-bit processor.
  • Automatic Label flipped bit order on Tx and Rx.
  • Receiver automatically adapts to incoming bit rate.

All units are designed to meet the European and US EMC regulations.

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